【CNMO 科技消息】7 月 24 日，据韩媒报道，SK 海力士已启动 3D 堆叠 DRAM-on-Logic 技术的开发工作，并通过位于美国圣何塞的分公司招聘相关设计工程师。这也是该公司首次公开招募这一领域的专业人才。招聘信息显示，新成员将与美国客户紧密合作，负责 3D 堆叠 DRAM 逻辑裸片的联合设计。

SK 海力士

据 CNMO 科技了解，这项技术的思路，是把 DRAM 直接垂直堆叠在 SoC 等逻辑芯片之上。它不同于目前手机中常见的 PoP 封装，后者只是将两个完成封装的芯片上下组合，而 3D 堆叠方案可以进一步缩短内存与处理器之间的连接距离，同时增加数据传输通道。带来的好处也很直接：延迟更低、功耗更小，还能节省设备内部空间。

对端侧 AI 来说，这几项优势都很重要。随着手机开始在本地运行大模型，处理器不仅需要更强算力，也需要更高的内存带宽。如果数据仍要在相对独立的处理器和内存之间频繁往返，速度和功耗都会受到影响。将 DRAM 直接叠在逻辑芯片上，可以让数据交换更快，也更适合对续航和体积敏感的移动设备。

SK 海力士 DRAM 工厂

目前，这项技术仍处于开发和客户协作阶段，具体量产时间尚未公布。不过，从 SK 海力士已经开始招聘专门团队来看，端侧 AI 内存的竞争正从更快的 DRAM，转向处理器与内存如何重新组合。

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