快科技 9 月 18 日消息,AMD CCD+IOD Chiplest 设计已经使用了好几代,按理说炉火纯青,但是在最新的锐龙 9000 系列上,却出现了核心之间延迟骤然加大的情况,最高可达 200 纳秒左右。
还好,最新的 AGESA 1.2.0.1 版微代码终于解决了这一问题。
上周,华硕为旗下 600 系列主板率先推送了 1.2.0.2 版微代码。
有硬件爱好者使用锐龙 9 9950X、ROG CROSSHAIR X670E GENE、CapFrameX 实测显示,对比 1.2.0.1 旧版微代码,锐龙 9000 系列的核心间延迟从 180 纳秒降低到了 75 纳秒,幅度高达 58%。
1.2.0.1
1.2.0.2
当然不同处理器、主板的情况略有差异,也有的测试显示从 200 纳秒降到了 95 纳秒,幅度仍有 52.5%。
还有网友发现,部分基准测试性能成绩也更好了,比如说 CineBench R23 多核跑分提高了 400-600 分不等,当然幅度不大,只有大约 1%。
不过也有人指出,锐龙 9000 的核心间延迟其实并不是真正的问题,只是之前显示不精准,现在恢复正常了而已。
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